計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu)ppt課件

單擊此處編輯母版標(biāo)題樣式,單擊此處編輯母版文本樣式,第二級(jí),第三級(jí),第四級(jí),第五級(jí),*,計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu),第三講,主講教師：趙,宏偉,學(xué)時(shí)：64,計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu),第2章,數(shù)字電路基礎(chǔ)和計(jì)算機(jī)中的邏輯部件,第2章數(shù)字電路基礎(chǔ)和計(jì)算機(jī)中的邏輯部件,本章主要內(nèi)容,數(shù)字邏輯電路基礎(chǔ),基本邏輯門和布爾代數(shù)知識(shí)基礎(chǔ),組合邏輯電路及其應(yīng)用,時(shí)序邏輯電路及其應(yīng)用,現(xiàn)場(chǎng)可編程器件及其應(yīng)用,本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ),3,晶體二極管及其單方向?qū)щ娞匦?通常情況下，可把一些物體劃分成,導(dǎo)體,（雙向?qū)щ姡┖?絕緣體,（不導(dǎo)電）兩大類在這兩類物體的兩端有電壓存在時(shí)，會(huì)出現(xiàn)有電流流過或無電流流過物體的兩種不同情形人們也可以制作出另外一類物體，使其同時(shí)具備導(dǎo)體和絕緣體兩種特性，其特性取決于在物體兩端所施加電壓的方向，當(dāng)在一個(gè)方向上有正的電壓（例如 0.7V）存在時(shí)，可以允許電流流過（如圖所示），此時(shí)該物體表現(xiàn)出導(dǎo)體的特性；,而在相反的方向上施加一定大小的電壓,時(shí)，該物體中不會(huì)產(chǎn)生電流，表現(xiàn)出絕緣體,的特性，即該物體只能在單個(gè)方向上導(dǎo)電，,這樣的物體被稱為半導(dǎo)體制作出的器件被稱為二極管電流 i,+,-,P13,晶體二極管及其單方向?qū)щ娞匦?通常情況下，可把一,4,晶體三極管和反相器電路,在半導(dǎo)體的基體上，經(jīng)過人工加工，可以生產(chǎn)出三極管，它類似于 2 個(gè)背向相連接的二極管，有 3 個(gè)接線端，分別被稱為集電極、基極和發(fā)射極，其特性是：,基極,發(fā)射極,集電極,+Vcc,(+5V),接地,輸入電平,=,0.7 V,三級(jí)管導(dǎo)通，,使輸出電平為 0 V；,輸入電平=0 V,三級(jí)管截止，,使輸出電平 4 V；,這已經(jīng)構(gòu)成了反相器線路，完成邏輯取反功能。

輸出,輸入,電阻,電源,+Vcc,P15,晶體三極管和反相器電路 在半導(dǎo)體的基體上，經(jīng)過人工加工,5,本章主要內(nèi)容,數(shù)字邏輯電路基礎(chǔ),基本邏輯門和布爾代數(shù)知識(shí)基礎(chǔ),組合邏輯電路及其應(yīng)用,時(shí)序邏輯電路及其應(yīng)用,現(xiàn)場(chǎng)可編程器件及其應(yīng)用,本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ),6,與非門,和,或非門,+Vcc (+5V),接地,輸出,輸入,1,電源,輸入,2,輸入,2,輸入,1,+Vcc (+5V),輸出,電源,與非門,：2 路輸入都高，輸出才為低；,或非門,：任何一路輸入為高，輸出都為低,（原1個(gè)三極管變成串接的2個(gè)三極管）（原1個(gè)三極管變成并行的2個(gè)三極管）,接地,當(dāng)然，也可以制作并使用不帶反相功能的,與門,和,或門,電路P17,與非門 和 或非門+Vcc (+5V)接地輸出輸入1電源輸,7,邏輯運(yùn)算,與,數(shù)字邏輯電路,數(shù)字邏輯電路是實(shí)現(xiàn)數(shù)字計(jì)算機(jī)的物質(zhì)基礎(chǔ)最基本的邏輯電路：與門，或門，非門；用它們可以組合出實(shí)現(xiàn)任何復(fù)雜的邏輯運(yùn)算功能的電路最基本的邏輯運(yùn)算有：與運(yùn)算，,或運(yùn)算,，,非運(yùn)算,，正好可以選用與門、,或門,、,非門,來加以實(shí)現(xiàn)邏輯關(guān)系是可以采用數(shù)學(xué)公式來表示和運(yùn)算的，此數(shù)學(xué)工具就是布爾代數(shù)，又稱邏輯代數(shù)。

例如，A=B*C+E*/F；A為輸出（運(yùn)算結(jié)果），B、C、E、F為輸入，*、+、/分別代表與、或、非運(yùn)算符；運(yùn)算符的優(yōu)先級(jí)：非運(yùn)算最高，與運(yùn)算次之，或運(yùn)算最低這一邏輯運(yùn)算功能，顯然可以用,與門、或門、非門,來實(shí)現(xiàn)邏輯運(yùn)算與數(shù)字邏輯電路 數(shù)字邏輯電路是實(shí)現(xiàn)數(shù)字計(jì),8,邏輯功能的表示和等效電路,邏輯功能可以選用,布爾代數(shù)式,表示，卡諾圖表示，,真值表,表示，或者用線路邏輯圖表示下圖是非門、與門、或門等的圖形符號(hào)：,非門 與門 與非門,或門 或非門,A,X,B,A B X,0 0 0,0 1 0,1 0 0,1 1 1,A B X,0 0 1,0 1 1,1 0 1,1 1 0,X=A,B,X=A,B,X=A,+,B,X=A,+,B,真值表,X,X,X,A,A,A,B,B,B,A,X,邏輯功能的表示和等效電路邏輯功能可以選用布爾代數(shù)式表示，卡,9,真值表和邏輯表達(dá)式的對(duì)應(yīng)關(guān)系,與門,與非門,A,B,A B X,0 0 0,0 1 0,1 0 0,1 1 1,A B X,0 0 1,0 1 1,1 0 1,1 1 0,X=A,B,X=A,B,A,B,X,用,與邏輯,寫出真值表中每一橫行中輸出為 1 的邏輯表達(dá)式；,用,或邏輯,匯總真值表中全部輸出為 1 的邏輯。

不必理睬那些輸出為 0的各行的內(nèi)容，它們已經(jīng)隱含在通過 1、2 兩步寫出的表達(dá)式中X=A*B+A*B+A*B,X,真值表,P20,真值表和邏輯表達(dá)式的對(duì)應(yīng)關(guān)系與門與非門ABA B,10,基本定理和常用公式，邏輯化簡(jiǎn),A+0=A A,0=0 A+A=1 A,A=0,A+1=1 A,1=A A+A=A A,A=A,A+B=B+A A,B=B,A A=A,(A+B)+C=A+(B+C)(A,B),C,=A,(,B,C),A,(B+C)=A,B,+A,C A+,B,C=(A+B),(,A+C),A+A,B=A A,(,A+,B)=,A,A+A,B=A+B,A,(,A+,B)=AB,A,B =A+B A+B=A,B,例如：A,B+A,B,+A,B=,A,(B+B),+A,B=,A,+A,B,=,A,+B =A,B,P23,基本定理和常用公式，邏輯化簡(jiǎn)A+0=A A0=,11,計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu),第四講,主講教師：趙,宏偉,學(xué)時(shí)：64,計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu),計(jì)算機(jī)中常用的邏輯器件,計(jì)算機(jī)中常用的邏輯器件，包括,組合邏輯,和,時(shí)序邏輯,電路兩大類別；也可以劃分為,專用功能,和,通用功能,電路兩大類別。

組合邏輯電路,的輸出狀態(tài)只取決于當(dāng)前輸入信號(hào)的狀態(tài)，與過去的輸入信號(hào)的狀態(tài)無關(guān)，例如加法器，譯碼器，編碼器，數(shù)據(jù)選擇器等電路；,時(shí)序邏輯電路,的輸出狀態(tài)不僅和當(dāng)前的輸入信號(hào)的狀態(tài)有關(guān)，還與以前的輸入信號(hào)的狀態(tài)有關(guān)，即時(shí)序邏輯電路有記憶功能，最基本的記憶電路是觸發(fā)器，包括電平觸發(fā)器和邊沿觸發(fā)器，由基本觸發(fā)器可以構(gòu)成寄存器，計(jì)數(shù)器等部件；,從器件的集成度和功能區(qū)分，可把組合邏輯電路和時(shí)序邏輯電路劃分成低集成度的、只提供,專用功能,的器件，和高集成度的、現(xiàn)場(chǎng)可編程的,通用功能,電路，例如通用陣列邏輯GAL，復(fù)雜的可編程邏輯器件 CPLD，包括門陣列器件FPGA，都能實(shí)現(xiàn)各種組合邏輯或時(shí)序邏輯電路的功能，使用更方便和靈活計(jì)算機(jī)中常用的邏輯器件 計(jì)算機(jī)中常用的邏輯器件，包括組,13,計(jì)算機(jī)中常用的邏輯電路,專用功能電路,加法器和算術(shù)邏輯單元,譯碼器和編碼器,數(shù)據(jù)選擇器,觸發(fā)器和寄存器、計(jì)數(shù)器,陣列邏輯電路,存儲(chǔ)器芯片 RAM 和 ROM,通用陣列邏輯 GAL,復(fù)雜的可編程邏輯器件 CPLD:MACH器件,現(xiàn)場(chǎng)可編程門陣列 FPGA 器件,計(jì)算機(jī)中常用的邏輯電路專用功能電路,14,本章主要內(nèi)容,數(shù)字邏輯電路基礎(chǔ),基本邏輯門和布爾代數(shù)知識(shí)基礎(chǔ),組合邏輯電路及其應(yīng)用,時(shí)序邏輯電路及其應(yīng)用,現(xiàn)場(chǎng)可編程器件及其應(yīng)用,本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ),15,基本邏輯門,與門：SN74LS08,或門：SN74LS32,非門：SN74LS04,P27,基本邏輯門與門：SN74LS08P27,16,三態(tài)門電路,三態(tài)門電路是一種最重要的總線接口電路，它保留了圖騰輸出結(jié)構(gòu)電路信號(hào)傳輸速度快、驅(qū)動(dòng)能力強(qiáng)的特性，又有集電極開路電路的輸出可以“線與”的優(yōu)點(diǎn)，是構(gòu)建計(jì)算機(jī)總線的理想電路。

三態(tài)”是指電路可以輸出正常的“0”或“1”邏輯電平，也可以處于高阻態(tài)，取決于輸入和控制信號(hào)為高阻態(tài)時(shí)，“0”和“1”的輸出極都截止，相當(dāng)于與所連接的線路斷開，便于實(shí)現(xiàn)從多個(gè)數(shù)據(jù)輸入中選擇其一A B C,/G1 /G2 G3,總線,例如，當(dāng)控制信號(hào)/G1為低電平，/G2 和/G3為高電平時(shí)，三態(tài)門的輸入 A 被送到總線上，另外兩個(gè)三態(tài)門的輸出處于高阻態(tài)三態(tài)門電路 三態(tài)門電路是一種最重要的總線接口電路，,17,三態(tài)門電路,單向傳送：SN74LS240,SN74LS244,雙向傳送：SN74LS245,例：教學(xué)計(jì)算機(jī)中的總線邏輯設(shè)計(jì)與線路實(shí)現(xiàn),P28,三態(tài)門電路 單向傳送：SN74LS240,SN74,18,加法器和算術(shù)邏輯單元,加法器是計(jì)算機(jī)中最常用的組合邏輯器件，主要完成兩個(gè)補(bǔ)碼數(shù)據(jù)的相加運(yùn)算，減法運(yùn)算也是使用加法器電路完成的一位的加法器可以完成對(duì)本位兩個(gè)二進(jìn)制數(shù)據(jù)和低一位送上來的一個(gè)進(jìn)位信號(hào)的相加運(yùn)算，產(chǎn)生本位的和以及送往高一位的進(jìn)位輸出信號(hào)由多個(gè)一位的加法器，可以構(gòu)成同時(shí)完成對(duì)多位數(shù)據(jù)相加運(yùn)算的并行加法器，此時(shí)需要正確連接高低位數(shù)據(jù)之間的進(jìn)位輸入與輸出信號(hào)若各數(shù)據(jù)位之間的進(jìn)位信號(hào)是逐位傳送，被稱為串行進(jìn)位，當(dāng)加法器的位數(shù)較多時(shí)，會(huì)使加法運(yùn)算的速度大大降低；從加速加法進(jìn)位信號(hào)的傳送速度考慮，也可以實(shí)現(xiàn)多位的并行進(jìn)位，各位之間幾乎同時(shí)產(chǎn)生送到高位的進(jìn)位輸出信號(hào)。

乘除法運(yùn)算，也可以通過多次的循環(huán)迭代利用加法器完成加法器和算術(shù)邏輯單元 加法器是計(jì)算機(jī)中最常用的組合邏輯,19,計(jì)算機(jī)不僅要完成對(duì)數(shù)值數(shù)據(jù)的算術(shù)運(yùn)算功能，還要完成對(duì)邏輯數(shù)據(jù)的邏輯運(yùn)算功能，例如,與,運(yùn)算，,或,運(yùn)算等等在計(jì)算機(jī)中，通常會(huì)把對(duì)數(shù)值數(shù)據(jù)的算術(shù)運(yùn)算功能和對(duì)邏輯數(shù)據(jù)的邏輯運(yùn)算功能，合并到一起用同一套電路實(shí)現(xiàn)，這種電路就是算術(shù)邏輯單元，英文縮寫是 ALU，用與、或、非門等電路實(shí)現(xiàn)，其設(shè)計(jì)過程和邏輯表達(dá)式在數(shù)字電路教材中有詳細(xì)說明，這些內(nèi)容是“數(shù)字邏輯和數(shù)字集成電路”的重點(diǎn)知識(shí)多位的 ALU 不僅要產(chǎn)生算術(shù)、邏輯運(yùn)算的結(jié)果，還要給出結(jié)果的特征情況，例如算術(shù)運(yùn)算是否產(chǎn)生了向更高位的進(jìn)位，結(jié)果是否為零，結(jié)果的符號(hào)為正還是為負(fù)，是否溢出等；對(duì)邏輯運(yùn)算通常只能檢查結(jié)果是否為零，不存在進(jìn)位和溢出等問題要 ALU 運(yùn)算，就涉及選擇參加運(yùn)算的,數(shù)據(jù)來源,，要完成的,運(yùn)算功能,，,結(jié)果的處置,方案，特征位的保存等多方面的問題加法器和算術(shù)邏輯單元,計(jì)算機(jī)不僅要完成對(duì)數(shù)值數(shù)據(jù)的算術(shù)運(yùn)算功能，還要完成對(duì),20,計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu),第五講,主講教師：趙,宏偉,學(xué)時(shí)：64,計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu),數(shù)據(jù)選擇器,數(shù)據(jù)選擇器又稱多路開關(guān)，它是以“與-或”門、“與-或-非”門實(shí)現(xiàn)的電路，在選擇信號(hào)的控制下，實(shí)現(xiàn)從多個(gè)輸入通道中選擇某一個(gè)通道的數(shù)據(jù)作為輸出。

在計(jì)算機(jī)中，按照需要從多個(gè)輸入數(shù)據(jù)中選擇其一作為輸出是最常遇到的需求之一例如，從多個(gè)寄存器中，選擇指定的一個(gè)寄存器中的內(nèi)容送到 ALU 的一個(gè)輸入端，選擇多個(gè)數(shù)據(jù)中的一個(gè)寫入指定的寄存器，選擇多個(gè)數(shù)據(jù)中的一個(gè)送往指示燈進(jìn)行顯示等等P30,數(shù)據(jù)選擇器 數(shù)據(jù)選擇器又稱多路開關(guān)，它是以“與-或”門,22,譯碼器,譯碼器電路，實(shí)現(xiàn)對(duì) n 個(gè)輸入變量，給出2,n,個(gè)輸出信號(hào)的功能，每個(gè)輸出信號(hào)對(duì)應(yīng) n 個(gè)輸入變量的一個(gè)最小項(xiàng)是否需要譯碼，通?？梢杂靡换驇讉€(gè)控制信號(hào)加以控制譯碼器多用于處理從多個(gè)互斥信號(hào)中選擇其一的場(chǎng)合SN74LS138,SN74LS139,應(yīng)用舉例P31,譯碼器 譯碼器電路，實(shí)現(xiàn)對(duì) n 個(gè)輸入變量，給出2n,23,編碼器,編碼器電路，通常實(shí)現(xiàn)把 2,n,個(gè)輸入變量編碼成 n 個(gè)輸出信號(hào)的功能，可以處理 2,n,個(gè)輸入變量之間的優(yōu)先級(jí)關(guān)系，例如在有多個(gè)中斷請(qǐng)求源信號(hào)到來時(shí)，可以借助編碼器電路給出優(yōu)先級(jí)最高的中斷請(qǐng)求源所對(duì)應(yīng)的優(yōu)先級(jí)編碼SN74LS148,P33,編碼器 編碼器電路，通常實(shí)現(xiàn)把 2n 個(gè)輸入變量編碼成,24,本章主要內(nèi)容,數(shù)字邏輯電路基礎(chǔ),基本邏輯門和布爾代數(shù)知識(shí)基礎(chǔ),組合邏輯電路及其應(yīng)用,時(shí)序邏輯電路及其應(yīng)用,現(xiàn)場(chǎng)可編程器件及其應(yīng)用,本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ),25,R-S 觸發(fā)器,觸發(fā)器是典型的時(shí)序邏輯電路，有記憶功能，最簡(jiǎn)單的可以由兩個(gè)交叉耦合的“與非”門組成的 R-S 觸發(fā)器，2 個(gè)輸出分別為 Q和/Q，兩路輸入分別為 R 和 S。

與,非,與,非,當(dāng)R為低電平，S為高電平時(shí)，會(huì)使/Q變?yōu)楦唠娖?，此時(shí) Q 定變成低電平，在 R恢復(fù)為高電平后，Q和/Q將保持不變，即記憶了本次變化當(dāng)S為低電平，R為高電平時(shí)，會(huì)使Q變?yōu)楦唠娖?，此時(shí)/Q 定變成低電平，在 S 恢復(fù)為高電平后，Q和/Q 也將保持不變，這是。